• 巴亚是一个方便的工具，已经专门设计的自动化IP会/SoC一体化的任务。

    该工具允许的设计师把所有Ip/组件在一个高效率的方式通过Tcl命令。

    大约有40高级Tcl命令中列出的这个文件和数以百计的低的水平Api的高级用户。 它支持IP的事务，这使得能够设计师可以进口IP事务部件而不是电气电子工程师学会/VHDL的定义相同。

    这个工具也可以用来寻找和修改设计的信息的所有网、港口、实例和模块等等。 有规定要找到这些目的，通过定期的表达方式。

  • Baya एक आसान उपयोगिता है किया गया है विशेष रूप से डिजाइन करने के लिए स्वचालित आईपी विधानसभा/समाज के एकीकरण का काम है.

    इस उपकरण की अनुमति देता है डिजाइनरों को एकीकृत करने के लिए सभी आईपीएस/घटकों में एक कुशल तरीका है के माध्यम से टीसीएल हासिल है.

    वहाँ रहे हैं लगभग 40 highlevel टीसीएल आदेशों के रूप में सूचीबद्ध इस फाइल में है और सैकड़ों निम्न स्तर एपीआई के लिए उन्नत उपयोगकर्ताओं के लिए है । यह समर्थन करता है आईपी-XACT सक्षम बनाता है जो डिजाइनरों आयात करने के लिए आईपी-XACT घटकों के बजाय Verilog/VHDL की परिभाषा एक ही है ।

    इस उपकरण भी इस्तेमाल किया जा सकता को खोजने के लिए और संशोधित डिजाइन के बारे में जानकारी की तरह सभी जाल, बंदरगाहों, उदाहरणों और मॉड्यूल आदि । प्रावधान कर रहे हैं करने के लिए इन वस्तुओं को खोजने के माध्यम से नियमित रूप से अभिव्यक्ति.

  • Baya is a handy utility that's been specially designed to automate the IP Assembly/SoC integration task.

    This tool allows designers to integrate all the IPs/components in an efficient way through the Tcl commands.

    There are around 40 highlevel Tcl commands as listed in this file and hundreds low level APIs for the advanced users. It supports IP-XACT which enables the designers to import IP-XACT components instead of Verilog/VHDL definition of same.

    This tool can also be used to find&modify design information like all the nets, ports, instances and modules etc. There are provisions to find these objects through regular expressions.